Icarus Verilog. Simulasi Verilog dan Alat Sintesis
Unduh sekarang

Icarus Verilog. Peringkat & Ringkasan

Icarus Verilog. Tag

mensimulasikan menyusun simulator verilog Verilog. Verilog compiler Sintesis Verilog

Icarus Verilog. Keterangan

Alat Simulasi dan Sintesis Verilog Icarus Verilog adalah simulasi verilog dan alat sintesis. Ini beroperasi sebagai kompiler, menyusun kode sumber Writen di Verilog (IEEE-1364) menjadi beberapa format target. Untuk simulasi batch, kompiler dapat menghasilkan formulir perantara yang disebut perakitan VVP. Formulir perantara ini dijalankan oleh perintah `` vvp ''. Untuk sintesis, kompiler menghasilkan netlist dalam format yang diinginkan. Kompiler yang tepat dimaksudkan untuk menguraikan dan parse deskripsi desain yang ditulis ke IEEE Standard IEEE STD 1364-2001. Proper Standar dirilis menjelang pertengahan tahun 2001, meskipun dalam bentuk elektronik yang agak mahal. Ini adalah standar yang cukup besar dan kompleks, sehingga akan memakan waktu untuk sampai ke sana, tetapi itulah tujuan: ICARUS Verilog adalah pekerjaan yang sedang berlangsung, dan karena standar bahasa tidak berdiri juga, mungkin akan selalu.

Icarus Verilog. Perangkat Lunak Terkait